アルミニウムフリーソルダーバンプ接合用に設計されたダイ領域と、アルミニウムフリーワイヤボンディング用に設計されたテスト構造とを有する半導体デバイス

专利摘要:
銅系のメタライゼーション系を有する高度な半導体デバイス（２００）において、デバイス領域（２５０Ｄ）における実質的にアルミニウムフリーのバンプ構造（２１２Ｄ）と、テスト領域（２５０Ｔ）における実質的にアルミニウムフリーのワイヤボンド構造（２１２Ｔ）とが、製造プロセスに基づいて形成され、これらのデバイス領域内に同一の最終誘電層スタック（２０３）が形成されうる。基板を、製品基板とするか、実際の半導体デバイス（２０２Ｄ）の信頼性を推定するテスト基板とするかを判断することによって、プロセス工程数を削減することができる。例えば、銅系のコンタクト領域（２０７Ｄ，２０７Ｔ）の上にニッケルのコンタクト素子が形成され、このニッケル（２１３）は、その上にワイヤボンディングを行うか、またはバンプ材料を形成するためのベースとなりうる。
公开号:JP2011505695A
申请号:JP2010535967
申请日:2008-11-21
公开日:2011-02-24
发明作者:ティエルバッハ シュテッヒ；クーヘンマイスター フランク；レール マチアス
申请人:アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H01L21-60

专利说明:

[0001] 本開示は、一般に、集積回路の形成に関し、より詳細には、直接ソルダー（ハンダ）バンプ接合用に配置されたバンプ構造をダイ領域内に提供する一方で、ダイ領域外（半導体素子のフレーム領域など）に配置されたボンドパッドのワイヤボンディングを可能にする後工程処理に関する。]
背景技術

[0002] 集積回路の製造では、一般に、チップをパッケージングし、チップ回路を外周縁（periphery）に接続するためのリードおよび端子を提供することが必要となる。一部のパッケージング方式では、チップ、チップパッケージまたは他の適切なユニットが、例えばマイクロエレクトロニクスチップの誘電パッシベーション層など、ユニットのうちの少なくとも１つの対応する層上に形成された、いわゆるソルダー（ハンダ）バンプから形成されたソルダー（ハンダ）ボールによって接続される。マイクロエレクトロニクスチップを対応するキャリアに接続するために、接続する２つの個々のユニット（例えば、複数の集積回路を備えたマイクロエレクトロニクスチップと、対応するパッケージ）の表面には、ユニットの１つ（マイクロエレクトロニクスチップなど）の少なくとも上に設けられたハンダバンプのリフロー後に、この２つのユニットを電気的に接続するための適切なパッド構成が形成されている。別の方式では、ソルダーバンプが、対応するワイヤと接続されるように形成される必要があるか、あるいは、ソルダーバンプが、ヒートシンクとして機能する別の基板の対応するパッド領域と接触されうる。このため、チップ領域の全体にわたって多数のソルダーバンプを形成し、これにより、Ｉ／Ｏ（入出力）機能のほか、マイクロプロセッサ、記憶回路などの複雑な回路を一般に備えるか、および／または完全な複雑な回路システムを形成している複数の集積回路を備える最新のマイクロエレクトロニクスチップの高周波アプリケーションに必要な、所望の低キャパシタンス構成を提供する必要がある。]
[0003] 最近の集積回路では、デバイスの動作中に発生する高電流密度に対応するために、銅やその合金などの導電性の極めて高い金属が使用されるようになっている。このため、メタライゼーション層は、銅または銅合金から形成される金属配線およびビアを有し、最終メタライゼーション層が、コンタクト領域となり、この銅系のコンタクト領域の上に形成されるソルダーバンプと接続されうる。ソルダーバンプを形成するためにその後実施されるプロセスフローにおける銅の処理は、それ自体が非常に複雑な製造段階であり、複雑なアルミニウム系のマイクロプロセッサにソルダーバンプ構造を形成するために効果的に使用されてきた、実績のある金属アルミニウムをベースに実施されうる。このために、銅系のコンタクト領域上に適切なバリアおよび密着層が形成され、続いてアルミニウム層が形成される。続いて、アルミニウムで覆われたコンタクト領域を土台にして、ソルダーバンプを有するコンタクト層が形成される。]
[0004] ソルダーバンプの１つに不良があっても、デバイス全体が機能しなくなるため、何百、何千の機械的に固定されたソルダーバンプを対応するパッドに設けるためのソルダーバンプの取り付け手順は慎重に設計する必要がある。この理由から、通常、ソルダーバンプと、アルミニウムで覆われたコンタクト領域を含む下の基板またはウェハとの間に、１層以上の慎重に選択された層が配置される。この界面層は、本明細書では「アンダーバンプメタライゼーション層」とも呼ぶが、その下のコンタクト領域および周囲のパッシベーション材料に、ソルダーバンプの充分に高い機械的密着性を与える重要な役割に加え、アンダーバンプメタライゼーションは、拡散特性および電流伝導性に関する更に別の要件を満たす必要がある。上記の問題に関して、アンダーバンプメタライゼーション層は、はんだ材料（鉛（Ｐｂ）とスズ（Ｓｎ）の混合物が多く使用される）が、チップの下のメタライゼーション層を攻撃して、その機能を破壊するかその機能に悪影響を及ぼすのを阻止するために、適切な拡散バリアとなる必要がある。また、はんだ材料（鉛など）がほかの損傷を受けやすいデバイス領域（誘電体など）に移動すると、鉛の放射性崩壊もデバイス性能に大きな影響を及ぼすため、これもアンダーバンプメタライゼーションによって有効に抑制する必要がある。電流伝導性に関して、アンダーバンプメタライゼーションは、ソルダーバンプと、その下のチップのメタライゼーション層間の相互接続として機能し、メタライゼーションパッド／ソルダーバンプシステムの全体の抵抗を不用意に上げないような厚さと比抵抗を有する必要がある。また、アンダーバンプメタライゼーションは、ソルダーバンプ材料の電解めっき中に電流分散層として機能する。電解めっきは現在好ましい成膜法であるが、これは、従来技術で同様に使用されるソルダーバンプ材料の物理気相成長法では、マスクが高温の金属蒸気と接触する際に、マスクの熱拡張による位置合せの不良を回避するために、複雑なマスク技術が必要となるためである。また、成膜プロセスの完了後に、特に大口径ウェハを処理する場合、あるいは隣接するソルダーパッド間のピッチが短い場合には、ソルダーパッドに損傷を与えずに金属マスクを除去することは極めて困難である。]
[0005] 高度な半導体デバイス（例えばＣＰＵなど）は複雑であるため、一般に、製造フローと使用する材料の品質、このため信頼性を推定するために特別に設計されたテスト構造を提供する必要がある。前工程（front end of line）プロセスの１つの重要な例として、電界効果トランジスタのゲート誘電体が挙げられ、トランジスタデバイスの動作挙動の評価を可能にするために、電界効果トランジスタのゲート誘電体の品質を監視する必要がある。同様に、多くの後工程プロセスでは、特に、導電性の非常に高い金属（例えば銅など）と組み合わせて、通常、ｌｏｗ−ｋ誘電材料が配線レベルでますます使用されているため、エレクトロマイグレーション挙動、あるいは一般化すると応力に起因する高度な配線構造の劣化などの完全な監視を必要とする。特別に設計されたテスト構造は、貴重なチップ領域が消費されないように、通常は、実際のダイ領域の中には設けられず、パッケージング前に基板をダイシングするためのスクライブレーンなどの外周縁に設けられる。バンプ構造を介して適切なキャリア基板とダイ領域とを直接接合することは、複雑な回路では好適な技術であるが、直接ソルダーバンプ接合よりも、個々のパッケージにテスト構造をワイヤボンディングするほうが、低コストかつ高速であるため、テスト構造の組立は、通常は、実績のあるワイヤボンディング技術に基づいて行われうる。また、ボンドパッド間のピッチは、一般に、テスト構造内のソルダーバンプの配置よりも短く選択されうる。]
[0006] ワイヤボンディング技術は、アルミニウム系ボンドパッドでは確立されており、アルミニウム系のソルダーバンプ構造を形成するための実績のある技術が利用可能である。一方、適宜ｌｏｗ−ｋ誘電材料と組み合わせて、銅をベースに提供される高度なメタライゼーション系において、銅系のコンタクト領域を使用してバンプ構造を直接形成する手法と比べて、アルミニウム系のソルダーバンプ構造の形成は、プロセスフローが複雑化することがある。このため、後工程（ＢＥＯＬ）プロセスにおいてアルミニウムの使用を回避するためのプロセス技術を確立するために多大な努力が払われている。しかし、銅のボンドパッドでのボンディングは、広範な腐食と共に銅表面の不均質な自己酸化により、ボンド接合の信頼性が大きく低下してしまうため、実現が極めて困難である。このため、アルミニウム系のバンプ構造技術の実績のある設備を、実績のあるワイヤボンドプロセスと組み合わせて使用する試みとして、実際のダイ領域と個々のテスト構造を含むメタライゼーション系が、アルミニウムをベースに製造される。しかし、これにより、銅系のメタライゼーション系のプロセスが一層複雑となっている。これについて、図１ａ〜１ｄを参照して以下に更に詳しく説明する。] 図１ａ 図１ｂ 図１ｃ 図１ｄ
[0007] 図１ａは、製造が進んだ段階の従来の半導体素子１００の断面図を模式的に示す。半導体デバイス１００は基板１０１を含み、基板１０１に、回路素子およびその他の微細構造的特徴（便宜上図１ａに不図示）が形成されている。また、デバイス１００は、銅系の金属配線およびビアを含む１層以上のメタライゼーション層を備えるが、便宜上、最終メタライゼーション層１０７のみを図示する。最終メタライゼーション層１０７は、誘電材料１０７Ａを有し、その中に、第１の銅系の金属領域１０７Ａと第２の銅系の金属領域１０７Ｔとが形成されている。すなわち、金属領域１０７Ｄ，１０７Ｔは、適宜、誘電材料１０７Ａと銅材料間の相互作用を抑制するための個々のバリア材料（不図示）と組み合わせて、銅または銅合金から形成されうる。金属領域１０７Ｄは、特定の回路配置に従った集積回路である任意の回路素子に電気的に接続されている一方、金属領域１０７Ｔは、エレクトロマイグレーション性能、ゲート誘電体の信頼性などの特定のデバイス特性を特徴付けるためのテスト構造である個々のデバイス特徴に接続されるコンタクト領域である。このため、メタライゼーション層１０７のコンタクト領域１０７Ｄを含む部分は、ダイまたはデバイス領域１５０Ｄに相当し、メタライゼーション層１０７のコンタクト領域１０７Ｔを含む部分は、デバイス１００のテスト領域１５０Ｔに相当しうる。例えば、デバイス領域１５０Ｄはダイ領域であり、これは、デバイス１００を個々にダイシングした後は１つの機能ユニットとなりうる。一方、テスト領域１５０Ｔは、動作的にデバイス領域１５０Ｄに接続されておらず、デバイス領域１５０Ｄにおいて個々の（respective）回路を動作させる際に使用されないデバイス１００の個々の（respective）領域であってもよい。例えば、デバイス領域１５０Ｄは、基板のダイシング時に、実際のダイ領域が損傷を受けないように保護するために一般に使用されるダイシール（不図示）によってテスト領域１５０Ｔから分離されているダイ領域であってもよい。] 図１ａ
[0008] 更に、半導体デバイス１００は、コンタクト領域１０７Ｄ，１０７Ｔの露出されていない部分の銅材料を閉じ込めるために、適切な材料（窒化シリコン、シリコンカーバイド、窒素含有シリコンカーバイドなど）から形成されたキャップ層１０６も有する。また、例えば、二酸化シリコン、酸窒化シリコンなどから形成された第１のパッシベーション層１０３Ａが設けられている。更に、例えば、二酸化シリコン、酸窒化シリコンなどの形の第２のパッシベーション層１０３Ｂも設けられている。図に示すように、パッシベーション層１０３Ａ，１０３Ｂは、後の製造段階において、デバイス領域１５０Ｄに個々のソルダーバンプを形成するためと、テスト領域１５０Ｔにワイヤボンディング用のアルミニウム系ボンドパッドを形成するために必要となる、コンタクト領域１０７Ｄ，１０７Ｔの適切な部分を露出させている。前述のように、デバイス領域１５０Ｄとテスト領域１５０Ｔとを個々の（respective）キャリア基板に接合するために、異なるコンタクト手法を使用することにより、領域１５０Ｔに基づいてテスト構造を得ることに関するプロセス効率が向上する。]
[0009] 図１ａに示す半導体デバイス１００は、以下のプロセスに基づいて形成することができる。まず、実績のあるプロセス技術に基づいて、基板１０１とその中に含まれる任意の回路素子が製造されうる。高度なアプリケーションでは、微細寸法（critical dimension）が約５０ｎｍ以下の大きさのオーダーの回路素子が形成され、続いて、銅系の金属配線およびビアを含む１層以上のメタライゼーション層１０７が形成される。その際、少なくとも金属配線の一部を埋め込むために、通常、ｌｏｗ−ｋ誘電材料が使用される。メタライゼーション層１０７の形成の際には、キャップ層１０６が堆積され、これにより、銅系の材料（領域１０７Ｄ，１０７Ｔなど）が閉じ込められうる。次に、プラズマ化学気相成長法（ＰＥＣＶＤ）などの任意の適切な堆積技術に基づいて、キャップ層１０６上にパッシベーション層１０３Ａ，１０３Ｂが形成されうる。続いて、フォトリソグラフィプロセスが行われて、デバイス領域１５０Ｄにおいてはバンプ構造に、領域１５０Ｔにおいてはワイヤボンディングパッドに接続するための実際のコンタクト領域を実質的に決定する形状と寸法を有するフォトレジストマスク（不図示）が設けられる。続いて、先に形成したレジストマスクに基づいて層スタック１０３に開口が形成され、続いて、実績のあるプロセスによってレジストマスクが除去されうる。] 図１ａ
[0010] 図１ｂは、製造が更に進んだ段階の従来の半導体素子１００を模式的に示す。この図においては、コンタクト領域１０７Ｄ，１０７Ｔのほか、側壁部分およびパッシベーション層１０３Ａ，１０３Ｂの水平部分の一部の上に、バリア／密着層１０４が形成されうる。バリア／密着層１０４は、例えば、銅の拡散を有効に低減し、アルミニウム層１０５の密着性を改善するために、一般に銅のメタライゼーション系と組み合わせて使用される、タンタル、窒化タンタル、チタン、窒化チタンまたは他の類似の金属およびその化合物から形成されうる。一般に、図１ｂに示すデバイス１００は、最初に、例えば、スパッタ堆積技術に基づいてバリア／密着層１０４を堆積させ、続いて、例えば、スパッタ堆積、化学気相成長法などに基づいてアルミニウム層１０５を堆積させることで形成されうる。次に、リソグラフィプロセスを行って、レジストマスク（不図示）を形成し、このマスクを、例えば、複雑な塩素系エッチング化学物質を使用して行う反応性のエッチングプロセスでエッチングマスクとして使用して、図１ｂに示すパターニングされたアルミニウム層１０５を得る。更に、このエッチングプロセス（respective）には、バリア／密着層１０４を貫通するためのエッチングと、その後実施する複雑なアルミニウムのエッチングステップ中に生成される腐食性のエッチング残渣を除去するためのウェット化学プロセスとを含む別個のエッチングステップが含まれうる。] 図１ｂ
[0011] 図１ｃは、製造が更に進んだ段階の従来の半導体素子１００を模式的に示す。この図においては、デバイス１００の上に更に別のパッシベーション層１０３Ｃが形成され、層１０３Ｃはデバイス領域１５０Ｄにおいて最後の誘電層であり、バンプ構造が層１０３Ｃに形成されるため、「最終パッシベーション層」とも呼ばれることがある。一方、パッシベーション層１０３Ｃは、パッシベーション層１０３Ａ，１０３Ｂと共に、最終パッシベーション層スタック１０３となるが、テスト領域１５０Ｔの大半を露出させるためにパターニングされ、これにより、後の段階において個々の（respective）アルミニウム層１０５のワイヤボンディングを可能にするための所望の表面形状が得られる。パッシベーション層１０３Ｃは、感光性ポリイミド材料の形で提供され、この層が、フォトリソグラフィ法による露出および「現像」に基づいてパターニングされて、テスト領域１５０Ｔが実質的に露出されると共に、デバイス領域１５０Ｄにおいては、少なくともアルミニウム層１０５の大半を露出させるための個々の開口が形成される。最終パッシベーション層１０３Ｃのパターニング後に、デバイス領域１５０Ｄにおいてソルダーバンプの横方向の寸法を規定する一方で、はんだ材料の堆積を回避するためにテスト領域１５０Ｔをほぼ完全に覆う適切なレジストマスク（不図示）が形成されうる。なお、デバイス領域１５０Ｄが、デバイス要件に応じて、露出されたアルミニウム系の金属領域を複数有してもよく、この領域では、個々のソルダーバンプを提供するために、デバイス領域１５０Ｄの表面積の実質的に全面を利用することができる。一方、テスト領域１５０Ｔのコンタクト領域１０７Ｔは、必要な数の入出力端子を形成できる一方、テスト領域１５０Ｔに基づいたテスト構造の組立時の、後の製造段階において、ワイヤボンディングプロセスを行うための個々の事前条件が得られるような、適切な間隔で配置されうる。個々のレジストマスクの形成前に、適切な導電ライナ系（「アンダーバンプメタライゼーション層系」とも呼ばれうる）が形成されてもよく、この系は、拡散阻止特性、密着性などの観点から使用されることが多いチタン、タングステンなどの適切な導電材料を含む２層以上の別個の層を含んでもよい。更に、１層以上の追加の層が設けられてもよく、この層は、スズおよび鉛、あるいは、他の任意のはんだ材料（例えば鉛フリー配合物）などの適切なはんだ材料を、レジストマスクに形成された開口に充填するために、その後実施する電解めっきプロセスのための適切なベース層として機能する。] 図１ｃ
[0012] 図１ｄは、上記のプロセスシーケンスと、レジスト材料の除去後の半導体デバイス１００を模式的に示す。このため、デバイス１００は、プロセスとデバイスの要件に応じて、２層以上のサブレイヤ１０８Ａ，１０８Ｂを有しうるアンダーバンプメタライゼーション層１０８上にソルダーバンプ１０９が形成されている。一方、テスト領域１５０Ｔにおいては、アルミニウム層１０５が、前述のように、テスト領域１５０Ｔを使用した個々の（respective）テスト構造の組立中にワイヤボンドされるように構成されたボンドパッドを形成している。] 図１ｄ
発明が解決しようとする課題

[0013] したがって、上記の従来の手法においては、テスト領域１５０Ｔを組み立てると共に、デバイス領域１５０Ｄにソルダーバンプ１０９を設けるために、効率的なワイヤボンド技術が使用されうる。しかし、バリア／密着層１０４とアルミニウム層１０５を堆積させ、パターニングするために複雑なプロセスシーケンスが必要となるほか、デバイス領域１５０Ｄとテスト領域１５０Ｔとで、パッシベーション層スタックが大きく変わってしまう。すなわち、後の段階で行うワイヤボンディングプロセスのために、テスト領域１５０Ｔの大半には、最終パッシベーション層１０３Ｃがなく、このため、テスト領域１５０Ｔに基づいて得られる個々の測定結果の信憑性が、実デバイス領域１５０Ｄと比べて低下することがある。]
[0014] 本開示は、上に記載した問題の影響の１つ以上を阻止することができるか、少なくとも低減することができる各種の方法およびデバイスを対象としている。]
課題を解決するための手段

[0015] 以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。]
[0016] 概して、本明細書に開示の主題は、デバイス領域においては、銅系の金属領域に基づいてバンプ構造が形成され、これにより、バリア／密着層とアルミニウム材料を形成するための非常に複雑な堆積プロセスとパターニングプロセスを回避できる一方で、個々のテスト領域においては、ワイヤボンディングを可能にし、アルミニウム系のプロセス工程の回避も可能となる技術および個々の半導体デバイスに関する。また、本明細書に開示の主題は、テスト領域と実デバイス領域とに実質的に同様の最終パッシベーション層スタックを提供し、一部の例示的な態様では、基板が信頼性テスト専用であると判断された場合には、この提供が同じ基板に行われうる。したがって、本開示は、アルミニウム系の技術を必要とせずに、デバイス領域にバンプ構造を、テスト領域にワイヤボンディング構造を形成するための非常に効率的なプロセス技術を可能にする。これにより、アルミニウム技術に必要となる装置およびクリーンルームエリアに関する資源を解放することができる一方で、個々のテスト構造のワイヤボンディングに関連する利点も提供される。]
[0017] 本明細書に開示の例示的な一方法は、基板の上に形成され、半導体デバイスを含むデバイス領域に接続された第１のコンタクト領域と、テスト領域に接続された第２のコンタクト領域とを含む最終メタライゼーション層の上に最終誘電層スタックを形成するステップを有する。前記方法は、前記第１のコンタクト領域および前記第２のコンタクト領域を露出させるために前記最終誘電層スタックをパターニングするステップと、前記第１のコンタクト領域および前記第２のコンタクト領域上に金属スタックを形成するステップと、を更に有し、前記金属スタックの最上層は、ワイヤボンディングを可能にするように構成されている。]
[0018] 本明細書に開示の別の例示的な方法は、それぞれデバイス領域およびテスト領域を有する複数の基板のそれぞれの上に、最終メタライゼーション層を形成するステップを有する。更に、前記方法は、前記複数の基板うちの１枚を、前記デバイス領域に提供された半導体デバイスの１つ以上の特性を評価するためのテスト基板として選択するステップを有する。また、前記選択されたテスト基板の前記テスト領域および前記デバイス領域に最終誘電層スタックが形成される。また、前記方法は、前記テスト基板の前記デバイス領域および前記テスト領域に、最終メタライゼーション層に接続し、直接ワイヤボンディングを可能にする金属スタックを形成するステップを有する。更に、前記方法は、前記複数の基板のうちの選択されなかった基板の少なくとも前記デバイス領域に、前記最終誘電層スタックと同じ構造を有する誘電層スタックを形成するステップと、別の金属スタックを形成するステップと、を有する。最後に、前記方法は、前記選択されなかった基板上に形成された前記別の金属スタック上にはんだ材料を形成するステップを有する。]
[0019] 本明細書に開示の例示的な中間半導体製品は、基板と、前記基板の上に形成され、半導体デバイスを有する複数のダイ領域と、を有する。前記半導体製品は、前記複数のダイ領域の１つ以上の横方向の近傍に配置されたテスト領域を更に有する。更に、メタライゼーション系は、前記複数のダイ領域と前記テスト領域とにまたがって形成された最終メタライゼーション層を含む。前記中間前記半導体製品は、前記複数のダイ領域と前記テスト領域とに形成された最終誘電層スタックを更に有し、前記最終誘電層スタックは、有前記複数のダイ領域と前記テスト領域とで同じ構成を有する。最後に、中間前記半導体製品は、前記テスト領域において前記最終誘電層スタック内に形成され、金属最上層を有する金属層スタックを有し、前記金属最上層は前記金属最上層へのワイヤボンディングを可能にするように構成されている。]
図面の簡単な説明

[0020] 従来の方法による、アルミニウムを使用してデバイス領域にバンプ構造を、テスト領域にワイヤボンド構造を形成する際の各種製造段階における従来の高度な半導体デバイスの断面図。
従来の方法による、アルミニウムを使用してデバイス領域にバンプ構造を、テスト領域にワイヤボンド構造を形成する際の各種製造段階における従来の高度な半導体デバイスの断面図。
従来の方法による、アルミニウムを使用してデバイス領域にバンプ構造を、テスト領域にワイヤボンド構造を形成する際の各種製造段階における従来の高度な半導体デバイスの断面図。
従来の方法による、アルミニウムを使用してデバイス領域にバンプ構造を、テスト領域にワイヤボンド構造を形成する際の各種製造段階における従来の高度な半導体デバイスの断面図。
デバイスまたはダイ領域とテスト領域との上に最終メタライゼーション層を形成した後の半導体デバイスを示す図。
例示的な実施形態による、基板を、信頼性またはテスト基板か製品基板のいずれかに分類するための決定プロセスを示す図。
別の例示的な実施形態による、実デバイス領域と同じ構成を有しうる共通の最終誘電層スタックに基づいて、テスト領域におけるワイヤボンディング用に構成されたコンタクト構造を形成する際の各種製造段階における断面図。
別の例示的な実施形態による、実デバイス領域と同じ構成を有しうる共通の最終誘電層スタックに基づいて、テスト領域におけるワイヤボンディング用に構成されたコンタクト構造を形成する際の各種製造段階における断面図。
別の例示的な実施形態による、実デバイス領域と同じ構成を有しうる共通の最終誘電層スタックに基づいて、テスト領域におけるワイヤボンディング用に構成されたコンタクト構造を形成する際の各種製造段階における断面図。
別の例示的な実施形態による、実デバイス領域と同じ構成を有しうる共通の最終誘電層スタックに基づいて、テスト領域におけるワイヤボンディング用に構成されたコンタクト構造を形成する際の各種製造段階における断面図。
更に別の例示的な実施形態による、ワイヤボンディング能が強化されたコンタクト構造を有する半導体デバイスを示す図。
例示的な実施形態による、個々のテスト領域においてワイヤボンディング構造を必要とすることなく、製品基板の実ダイ領域の上にバンプ構造を形成する際の各種製造段階における半導体デバイスの断面図を示す図。
例示的な実施形態による、個々のテスト領域においてワイヤボンディング構造を必要とすることなく、製品基板の実ダイ領域の上にバンプ構造を形成する際の各種製造段階における半導体デバイスの断面図。
例示的な実施形態による、個々のテスト領域においてワイヤボンディング構造を必要とすることなく、製品基板の実ダイ領域の上にバンプ構造を形成する際の各種製造段階における半導体デバイスの断面図。
更に別の例示的な実施形態による、同じ最終誘電層スタックに基づいて、ダイ領域にはバンプ構造が形成され、テスト領域にはワイヤボンディング構造が形成される製造段階における半導体デバイスの断面図。]
実施例

[0021] 添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。]
[0022] 本明細書に記載の主題は、種々の変形および代替の形態を取りうるが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれるすべての変形例、均等物および代替例を含む点に留意すべきである。]
[0023] 本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴をすべて本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。]
[0024] 次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。]
[0025] 本明細書に開示の一部の例示的な態様では、例えば、アルミニウムの利用を回避することにより、プロセスの複雑さを緩和して、適切なバンプ構造の形成を可能にする一方で、少なくとも専用の信頼性またはテスト基板において効率的なワイヤボンド技術を使用できるようにする、改良された技術が提供される。このために、金属層スタックと共に、最終誘電層スタック（すなわち、最終誘電パッシベーション層を有する適切なパッシベーション層スタックを含む層スタック）が、実ダイまたはデバイス領域と、テスト領域とに同じ構成で提供され、適切なバンプ構造の形成が可能となると共に、効率的なワイヤボンド技術も可能となる。このため、バンプ材料に対する効率的なバリア材料として機能する一方で、効率的なワイヤボンド材料としても機能することができる材料を提供するために、電気化学的堆積プロセスなどの適切な堆積技術に基づいて、金属層スタックが形成されうる。その際、本明細書に開示の一部の例示的な態様では、例えば金の形の適切な金属最上層が更に提供されてもよく、これにより、ワイヤボンディング性能を更に改善することができる。]
[0026] 本明細書に開示の一部の例示的な実施形態では、金属層スタックの金属は、他の製造段階でも使用されうる個々の金属要素の形で提供されてもよく、これにより、後工程処理のために追加の資源を確保する必要を減らし、全体的な生産コストを削減できる。更に、非常に複雑なアルミニウム系の堆積プロセスとパターニングプロセスを回避することができるため、サイクルタイムを短縮できる一方、製造歩留りを向上できる。更に、デバイス領域とテスト領域とに同一の構成の最終誘電層スタックを提供することができるため、図１ａ〜１ｄを参照して説明した従来の戦略と比較して、後工程処理のプロセス特性および材料特性の評価に関して高い信憑性を実現することができる。従来の戦略においては、個々のテスト領域は、最終パッシベーション層を実質的に有さず、このため、個々のテスト構造における機械特性と化学特性とが、実際の半導体デバイスと比べて大きく変わってしまうことがある。また、一部の例示的な実施形態では、製造フローの適切な段階（例えば、最終メタライゼーション層の形成および評価後など）において、個々の基板を、信頼性基板として使用すべきか、通常の生産基板として扱うべきかに関して決定を行うことによって、非常に効率的な全体的なプロセスフローを得ることができる。専用のテスト基板の場合、適宜、デバイス領域の上に実際のバンプ構造を設ける必要なく、テスト領域内に個々のワイヤボンドパッドを設けるように変更された製造シーケンスを使用することができる。一方、製品基板は、非常に効率的なフローに基づいて続いて処理が続けられ、その際、必要なプロセス工程の数を減らすために、これらの製品基板のテスト領域でのワイヤボンドパッドの形成が省略されるか、または一部のみが完成されうる。本明細書に開示の別の例示的な態様では、ダイ領域に機能するバンプ構造が設けられ、テスト領域にも機能するワイヤボンド構造が設けられるものの、従来の戦略よりもプロセスの複雑さが緩和されている。] 図１ａ 図１ｂ 図１ｃ 図１ｄ
[0027] 図２ａは、製造が進んだ段階の半導体デバイス２００を模式的に示す。すなわち、半導体デバイス２００は基板２０１を有し、基板は、その上または内部に、回路素子、微小機械的特徴などのデバイスの特徴を形成するための任意の適切なキャリア材料などである。例えば、基板２０１は、シリコン系バルク基板、シリコンオンインシュレータ（ＳＯＩ）基板、ＳＯＩ領域とバルク領域とが形成された基板などである。基板２０１は、複数のデバイス領域２５０Ｄに分割され、このデバイス領域２５０Ｄは、機能体（集積回路、電子回路と組み合わせた微小機械的素子など）が形成される領域に対応しうる。１つ以上のデバイス領域２５０Ｄ（図２ａには、便宜上１つのみが図示されている）は、高度な集積回路の個々のダイエリアまたは領域などである。一方、基板２０１は、「機能」体となるものではないが、プロセスフロー特性、材料などを推定するために製造フロー中とその後に使用されうる微細構造的な特徴が設けられうる領域を有しうる。個々の領域は「テスト領域２５０Ｔ」と呼ばれ、実デバイス領域２５０Ｄの横方向の近傍に配置され、実デバイス領域２５０Ｄは、例えば、ダイシール領域（すなわち、個々の金属含有描出（delineation）領域）によってテスト領域２５０Ｔから分離されうる。したがって、基板２０１内あるいはその上に、デバイス領域２５０Ｄの複数の回路素子２０２Ｄと、テスト領域２５０Ｔに配置されている１つ以上のテスト特徴２０２Ｔとを有するデバイス層２０２が形成されうる。例えば、テスト特徴２０２Ｔは、ゲート誘電体の信頼性、半導体材料の歪み特性などを推定するための個々の素子を有しうる。同様に、デバイス２００の上層レベルにおいて、テスト構造２０２Ｔは、実デバイス領域２５０Ｄに使用される個々のメタライゼーション系のエレクトロマイグレーションまたは応力に起因する他のコンタクト劣化機構に関する信頼性を推定するためのメタライゼーション特徴も備えうる。] 図２ａ
[0028] 更に、半導体デバイス２００は、金属配線と、スタックされた異なるメタライゼーションレベルの金属配線間を接続しているビアとを含む複数のメタライゼーション層を有し、このメタライゼーション層は、一部の例示的な実施形態では、ｌｏｗ−ｋ誘電材料（相対誘電率が３．０以下の誘電材料とされる）と組み合わせて、銅材料に基づいて形成されうる。便宜上、メタライゼーション層２０７は、図２ａに示されており、デバイス２００の最終メタライゼーション層であるとする。このため、メタライゼーション層２０７は、従来の誘電材料（例えば二酸化シリコン、窒化シリコン、酸窒化シリコンなど）と適宜組み合わせたｌｏｗ−ｋ誘電材料から形成される誘電材料２０７Ａを有しうる。更に、誘電材料２０７Ａに、個々の金属領域２０７Ｄ，２０７Ｔが形成されており、金属領域２０７Ｄ，２０７Ｔは、一部の例示的な実施形態では、適切なバリア材料（不図示）と共に、銅、銅合金を含む銅系の金属領域などである。なお、デバイス領域２５０Ｄ内の金属領域２０７Ｄ（その１つのみが図２ａに図示されている）は、基板２０１をダイシングした後に、キャリア基板をデバイス領域２５０Ｄに直接接触させるのに必要なバンプ構造を形成するために適した、適切な横方向のサイズおよび位置に設けられうる。同様に、テスト領域２５０Ｔ内の金属領域２０７Ｔ（便宜上その１つのみが図示されている）は、個々のボンドパッドへのワイヤボンディングを形成可能なような適切な寸法および配置を有して形成されている。] 図２ａ
[0029] 図２ａに示す半導体デバイス２００は、キャップ層２０６の上にパッシベーション層を提供する点（図２ｃ）を除き、半導体デバイス１００を参照して説明したのと同様のプロセス技術に基づいて形成されうる。] 図２ａ 図２ｃ
[0030] 前述のように、高度な半導体デバイス（例えばデバイス２００）の製造中に、個々の製造プロセスを監視および制御するために、複数の検査および測定ステップを行なう必要がある。このために、所望の測定データを得るために、テスト領域２５０Ｔ、あるいはデバイス領域２５０Ｄなどの他の任意の領域に配置されうるテスト構造が使用されうる。例えば、通常、メタライゼーション層のそれぞれ（メタライゼーション層２０７など）を形成した後に、欠陥率、電気特性などに関する測定データを得るために個々の測定手順が行われうる。例えば、電気パラメータ、製造フローの特性などを決定するために、最終メタライゼーション層２０７に基づいて、個々の測定が行われうる。本明細書に開示の例示的な実施形態によれば、最終メタライゼーション層２０７のための個々の測定プロセスを行う前、またはこの時点までの任意の時点で、デバイス２００の基板２０１を、テスト基板、あるいは製品基板として処理すべきかどうかが決定されうる。]
[0031] 図２ｂは、全体的な製造プロセスフロー２６０の一部を模式的に示し、この図においては、適切なバンプ構造およびワイヤボンド構造を形成する前の任意の時点で、対象の基板（基板２０１など）を、例えば信頼性評価用のテスト基板として使用すべきか、あるいは、実際のテスト領域２５０Ｔへのワイヤボンディングが不要な製品基板として使用すべきかの決定２６１が行われうる。決定２６１はどの時点で行われてもよく、例示的な一実施形態では、最終メタライゼーション層２０７を形成し、測定データを得るために個々の測定プロセスを行った後に決定２６１が行われてもよい。例えば、電気測定データにより、デバイス特徴２０２Ｄの性能が低いことが示された場合、性能特性が低いという理由により情報を得る一方で、同時に、デバイス領域２５０Ｄの一部もしくは全部が実際の製品として使用されない場合に製造歩留りが大幅に低下することのないように、基板２０１が、信頼性基板またはテスト基板としてみなされうる。別の場合には、バンプ構造およびワイヤボンド構造の形成前のプロセスフロー２６０のどの時点が、決定２６１を行う適切な時点として選択されてもよい。このため、図２ｂに示す実施形態では、プロセスフロー２６０が、決定２６１における「はい」に対応する第１の分岐２６０Ｔと、決定２６１における「いいえ」に対応する分岐２６０Ｄとに分岐しうる。このため、全体的なプロセス効率を改善するために、異なるプロセスシーケンス２６０Ｄと２６０Ｔが行われうる。この理由は、図２ｂに示す例示的な実施形態では、後述するようにプロセス２６０Ｄ中のプロセスの複雑さが緩和され、これにより、複雑さが緩和されたステップに基づいて、実製品基板の製造が可能となるためである。一方、プロセスフロー２６０Ｔに従って処理されるテスト基板の枚数は極めて少なく、その際、１つ以上の追加のプロセス工程を使用して、テスト領域２５０Ｔに所望のワイヤボンド構造が設けられうるが、これにも関わらず、プロセスフロー２６０Ｄとの高い整合性を保つことができる。すなわち、少なくとも最終誘電パッシベーション層スタックが同じ構成で形成され、これにより、個々の測定データの比較を高精度で行うことができる。] 図２ｂ
[0032] 図２ｃ〜２ｇを参照して、プロセスフロー２６０Ｔに対応する実施形態、すなわち、半導体デバイス２００の基板２０１が、決定２６１時に信頼性またはテスト基板として選択された場合の各種製造段階における半導体デバイス２００について記載する。] 図２ｃ 図２ｄ 図２ｅ 図２ｆ 図２ｇ
[0033] 図に示すように、この製造段階では、半導体デバイス２００は、金属領域２０７Ｄ，２０７Ｔを確実に閉じ込めるように、例えば、窒化シリコン、シリコンカーバイド、窒素含有シリコンカーバイドの形のキャップ層２０６を含むメタライゼーション層２０７を有しうる。１層以上のパッシベーション層２０３Ａ，２０３Ｂが設けられ、この層は、二酸化シリコン、酸窒化シリコンなど任意の適切な材料から形成されうる。図の実施形態では、２層の異なるパッシベーション層２０３Ａ，２０３Ｂが、例えば二酸化シリコンおよび酸窒化シリコンの形で提供されうるが、別の例示的な実施形態（不図示）では、必要なパッシベーション効果が得られる限り、層の数は他のどのような数であってもよい。例えば、適切な材料組成および層厚に基づいて、１層のパッシベーション層が設けられても、３層以上の個々のパッシベーション層が設けられてもよい。例えば、パッシベーション層２０３Ａ，２０３Ｂの種類と膜厚は、例えば図１ａ〜１ｄを参照して記載したような従来の手法とは異なるように選択されてもよい。この理由は、１層以上のパッシベーション層２０３Ａ，２０３Ｂが、従来の戦略でバリア層とアルミニウム層をパターニングするために必要であった複雑なエッチングプロセスに露出されないためである。このため、１層以上のパッシベーション層２０３Ａ，２０３を設ける際の制限的な制約が少なくなり、これにより、適切な材料を選択する柔軟性が改善されると共に、適宜全体の層厚を低減することができる。パッシベーション層２０３Ａ，２０３Ｂは、実績のある堆積技術（例えばＰＥＣＶＤなど）に基づいて形成されうる。] 図１ａ 図１ｂ 図１ｃ 図１ｄ
[0034] 図２ｄは、製造が更に進んだ段階の半導体デバイス２００を模式的に示し、パッシベーション層２０３Ａ，２０３Ｂの上に最終パッシベーション層２０３Ｃが形成されている。このため、層２０３Ａ，２０３Ｂ，２０３Ｃは、デバイス１００に関して上で説明した意味で、最終誘電層スタックを規定しうる。すなわち、最終誘電層スタック２０３は、下で更に詳細に説明するように、そこにバンプ構造および／またはワイヤボンド構造が形成されうる最終誘電材料であってもよい。一部の例示的な実施形態では、最終パッシベーション層２０３Ｃが、場合によっては感光材料（感光性ポリイミドなど）として提供されうるポリマー材料の形で提供されてもよい。層２０３Ｃは、潜像を形成するために層２０３Ｃを露出させることで適切なリソグラフィ技術に基づいてパターニングされ、この潜像が後から「現像」されて、金属領域２０７Ｄ，２０７Ｔにそれぞれ対応する個々の開口２０３ｏが形成されうる。一部の例示的な実施形態では、金属領域２０７Ｄへの進入路（access）が不要な場合には、実質的にデバイス領域２５０Ｃを完全に覆うように、最終パッシベーション層２０３Ｃがパターニングされうる。いずれにせよ、領域２５０Ｔに、例えば、ワイヤボンディングのために適切な表面形状を提供する観点から、最終パッシベーション層２０３Ｃが存在しない延在部分（extended portion）を必要とすることなく、最終誘電層スタック２０３が、領域２５０Ｄと領域２５０Ｔとに同じ構成で提供されうる。] 図２ｄ
[0035] 図２ｅは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、デバイス２００は、導電ライナ材料２０８を有し、この導電ライナ材料２０８は、「アンダーバンプメタライゼーション層」の一種と考えることができるが、後で詳細に説明するように、個々のソルダーバンプ材料と直接接触しない。導電ライナ材料２０８は、密着性、拡散阻止能、堆積特性などに関して所望の特性を提供するために、異なる材料から形成される２層以上のサブレイヤ２０８Ａ，２０８Ｂを含んでもよい。例示的な一実施形態では、導電ライナ材料２０８は、約５０〜１５０ｎｍの範囲の膜厚（例えば、約８０〜１２０ｎｍの膜厚）を有するチタン層の形の第１の層２０８Ａを有しうる。別の例示的な実施形態では、層２０８Ａは、チタンおよびタングステンから形成され、膜厚が上記の範囲に対応してもよい。このため、層２０８Ａは、銅、銅合金または他の任意の適切な金属から形成されうる下地の金属領域２０７Ｄ，２０７Ｔに対する充分な密着性を与えうる。更に、第２の導電層２０８Ｂは、開口２０３ｏに別の金属を埋め込むために後に実施する堆積を補助すると共に、ワイヤボンディング技術およびバンプ構造形成との望ましい整合性を与えることができる材料の形で提供されうる。例示的な一実施形態では、層２０８Ｂは、約１００〜３００ｎｍの範囲の膜厚を有する銅層の形で提供されうる。例えば、一部の実施形態では、層２０８Ｂは、約１８０〜２２０ｎｍの膜厚を有しうる。] 図２ｅ
[0036] また、この製造段階では、デバイス２００は、少なくとも開口２０３ｏを露出させている、例えば、フォトレジストマスクの形の堆積マスク２１１も有しうる。このため、マスク２１１は、テスト領域２５０Ｔに形成する個々のボンドパッドの最終的な横方向の寸法を規定する一方、図の実施形態では、マスク２１１が、必要に応じてデバイス領域２５０Ｄにおいてもバンプ構造の横方向の寸法も規定しうる。]
[0037] 図２ｅに示す半導体デバイス２００は、以下のプロセスに基づいて形成することができる。開口２０３ｏに基づいて、パッシベーション層２０３Ａ，２０３Ｂの露出部分がエッチングされて、キャップ層２０６も開口され、これにより、金属領域２０７Ｔの少なくとも一部と、図の実施形態では、金属領域２０７Ｄの少なくとも一部も露出されて、個々のコンタクト領域が規定される（これらを便宜上、「コンタクト領域２０７Ｔ，２０７Ｄ」とも呼ぶ）。続いて、適切な堆積技術（例えばスパッタ堆積など）に基づいて、導電層２０８が、例えば層２０８Ａ，２０８Ｂの形で形成されうる。例えば、チタン、チタン／タングステン、銅や、他の複数の材料のためのスパッタ堆積技術が、従来技術において確立されており、導電層２０８の形成に使用することができる。次に、例えば、テスト領域２５０Ｔに形成するワイヤボンド構造の横方向の寸法および位置を規定するための適切なリソグラフィマスクを使用して、フォトリソグラフィに基づいて、堆積マスク２１１が形成されうる。堆積マスク２１１に基づいて、電気化学的堆積プロセスによって、適切な金属が開口２０３ｏに埋め込まれ、その際、層２０８Ａ，２０８Ｂは、効率的な電流分散層として機能すると共に、対象の金属の電気化学的堆積を開始するための材料表面としても機能しうる。例示的な一実施形態では、開口２０３ｏに堆積される金属はニッケルを含むが、別の実施形態では、タングステン等の他の適切な金属が使用されてもよい。] 図２ｅ
[0038] 図２ｆは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、デバイス２００は、少なくともテスト領域２５０Ｔに、層２０８Ａ，２０８Ｂおよび金属２１３（例えばニッケル、タングステンなど）の一部分を含む金属スタック２１２Ｔを有しうる。例示的な一実施形態では、金属２１３は、その表面部分に直接ワイヤボンディングが可能となるように選択される。例えば、ニッケルでは実績のあるワイヤボンド技術が利用可能である。図の実施形態では、デバイス領域２５０Ｄにも個々の（respective）金属層スタック２１２Ｄが提供され、この製造段階では、金属層スタック２１２Ｄは、各種金属層２０８Ａ，２０８Ｂ，２１３の順序に関して金属層スタック２１２Ｔと同じ構成を有しうる。金属２１３は、最終誘電スタック２０３の膜厚と所望の余剰高さとによって実質的に規定される膜厚または高さ２１３Ｈで設けられ、この値は、個々の（respective）電気化学的堆積プロセスの堆積時間に基づいて調整されうる。一部の例示的な実施形態では、高さ２１３Ｈは、プロセスおよびデバイスの要件に応じて、約１〜３μｍの範囲に調整されうる。例えば、場合によっては、高さ２１３Ｈが、約１．８〜２．２μｍに選択されうる。金属層２１３の電気化学的堆積後に、例えば、実績のあるレジストエッチングプロセスに基づいて堆積マスク２１１が除去され、続いて、層２０８Ｂ，２０８Ａの露出された部分を除去するためのエッチングプロセスが行なわれ、これにより、金属層スタック２１２Ｔが、電気的に絶縁された層スタックとして提供される。層２０８Ａ，２０８Ｂの露出部分の除去は、実績のあるウェット化学エッチング技術またはプラズマ支援エッチングプロセス、あるいはこれらの組み合わせなどの実績のあるエッチング技術に基づいて行われうる。対応するエッチングプロセスにおいて、金属２１３が有効なエッチングマスクとして使用され、その際、アンダーエッチングの程度は、プロセス戦略に応じて決まりうる。例えば、層２０８Ａ，２０８Ｂに、銅材料と組み合わせたチタンまたはチタン／タングステン材料が使用される場合、これらの材料は、従来の半導体デバイスにおいてアンダーバンプメタライゼーション層として多用されるため、個々の従来のエッチングレシピを使用することができる。] 図２ｆ
[0039] したがって、プロセスフロー２６０Ｔ（図２ｂ参照）に従って、金属層スタック２１２Ｔが、テスト領域２５０Ｔと、必要に応じて、デバイス領域２５０Ｄにも適宜提供され、その際、スタック２１２Ｔの最上層（すなわち、図に示した実施形態では材料２１３）が、テスト領域２５０Ｔの組立時に、ワイヤの直接ボンディングを可能にするように構成されうる。更に、最終誘電層スタック２０３を形成するためのプロセスフローが、デバイス領域２５０Ｄとテスト領域２５０Ｔとに同時に行われ、同じ構成が得られる。このことは、テスト領域２５０Ｔに基づいて、特にデバイス２００のメタライゼーション系に関して個々の実験データを得る際の信憑性の向上につながる。後で詳細に説明するように、デバイス領域２５０Ｄに設けられる金属層スタック２１２Ｄは、はんだ材料を形成するための基本的な構成としても使用することができ、このため、図２ｄ〜２ｆを参照して説明した実施形態の場合のように、基板２０１がテスト基板であるか、あるいは、下で説明するように、基板２０１が実製品基板であるかを問わず、テスト領域とデバイス領域とで、実質的に同じコンタクト構造の構成を得ることができる。このため、バリア／密着層とアルミニウム層をパターニングするための複雑なパターニングプロセスを回避できるため、従来の手法よりも複雑さが緩和されたプロセスシーケンスに基づいて、ワイヤボンド構造および／またはバンプ構造を形成することができる。また、アルミニウム系の金属を完全に回避することが可能であるため、従来の戦略よりも製造ラインに余分の資源を確保する必要を減らすことができる。したがって、半導体デバイス２００は、テスト領域２５０Ｔに対応する構造を実際に完成させるために、更にプロセス工程が必要であるという意味において中間半導体製品とみなすことができ、下で説明するように、デバイス領域２５０Ｄに基づくデバイスを、複雑さが緩和されたプロセスに基づいて形成することができ、全体的な製造歩留りが向上する。] 図２ｂ 図２ｄ 図２ｅ 図２ｆ
[0040] 図２ｇは、更に別の例示的な実施形態による半導体デバイス２００を模式的に示し、この図では、金属層スタック２１２Ｔとスタック２１２Ｄ（設けられる場合）とが、ワイヤボンディングプロセス中に金属層２１３の効率が低い場合に、優れたワイヤボンディング能を与えることができる金属最上層２１４を有しうる。例示的な一実施形態では、最上層２１４は、金を含み、金は、実績があり、従来技術において効率的なワイヤボンド技術が利用可能である。最上層２１４は、例えば、堆積マスク２１１（図２ｅ）に基づいて、電気化学的堆積プロセスに基づいて形成され、層２１４の横方向の寸法は、材料２１３の横方向の寸法に実質的に対応している。このために、材料２１３の電気化学的堆積後に、最上層２１４を所望の膜厚で形成するために、適切な電解液が提供されうる。この膜厚は、約５０〜２００ｎｍの範囲などであり、一例では、約８０〜１２０ｎｍの膜厚が使用されうる。別の場合には、最上層２１４は、適宜、材料２１３の表面部分に適切な触媒材料を設けた後に、無電解めっきプロセスに基づいて堆積されてもよく、その際、材料２１４が、堆積マスク２１１に基づいて提供されても、あるいは堆積マスク２１１を除去した後に、ライナ材料２０８Ａ，２０８Ｂをパターニングして形成されてもよい。したがって、ワイヤボンディングプロセス中の挙動に関する金属層スタック２１２Ｔの特性を、金属最上層２１４に基づいて調整することができる一方で、金属スタック２１２Ｔ，２１２Ｄのほかの材料（すなわち、材料２０８Ａ，２０８Ｂ，２１３）が、デバイス領域２５０Ｄ（必要な場合）または製品基板の個々のデバイス領域で、ソルダーバンプ構造の形成が高効率で行われるように選択されうる。] 図２ｅ 図２ｇ
[0041] 次に、図２ｈ〜２ｋを参照して、更に別の例示的な実施形態について説明する。この実施形態では、デバイス２００がプロセスフロー分岐２６０Ｄ（図２ｂ）に従って処理される。すなわち、基板２０１が、テスト領域２５０Ｔに適切なボンドパッドが必ずしも必要ではない製品基板であるとみなされる。] 図２ｂ 図２ｈ 図２ｉ 図２ｊ 図２ｋ
[0042] 図２ｈは、製造段階におけるデバイス２００を模式的に示し、少なくともデバイス領域２５０Ｄ内に開口２０３ｏを有するように最終パッシベーション層２０３Ｃがパターニングされているが、テスト領域２５０Ｔには個々の（respective）開口が必ずしも提供されなくてもよい。しかし、図２ｈに示す例示的な実施形態では、テスト領域２５０Ｔにも個々の（respective）開口２０３ｏが形成されており、これにより、基板と実製品基板とに同じリソグラフィマスクを使用することが可能となる。別の場合には、必要に応じて、テスト領域２５０Ｔから実質的に完全に除去されるように最終パッシベーション層２０３Ｃがパターニングされてもよい。更に、導電ライナ材料２０８が形成されており、これは、上で説明したのと同じプロセス技術によって形成することができる。更に、この製造段階では、例えば、デバイス領域２５０Ｄにおいてバンプ構造の横方向のサイズを適切に規定するが、テスト領域２５０Ｔを覆っている、レジストマスクなどの形の堆積マスク２１１が提供されうる。個々のリソグラフィ技術に基づいて堆積マスクをパターニングした後に、前述したように、適切な電気化学的堆積法に基づいて、金属材料２１３の堆積が開始されうる。例えば、ニッケル、タングステンなどの任意の適切な金属が、電解めっき、無電解めっきなどによって堆積されうる。なお、プロセスフロー分岐２６０Ｔに関して上で説明したものと実質的に同じプロセスシーケンスを使用することができ、これにより、テスト基板と製品基板の間で高い整合性を得ることができる。続いて、一部の例示的な実施形態では、スズ／鉛化合物の形のはんだ材料や、または鉛フリーの他の適切なバンプまたははんだ材料など、バンプ構造用の金属を設けるために、電気化学的堆積プロセスに基づいて別の材料が堆積されうる。このため、先に堆積させた材料が、実際のバンプ材料のための効率的なバリア材料として機能し、これにより、テスト基板と製品基板の両方において、最終誘電層スタック２０３と、金属層スタック２１２Ｄ，２１２Ｔの少なくとも大半とを使用して、バンプ構造およびワイヤボンド構造の形成が可能となる。] 図２ｈ
[0043] 図２ｉは、上記のプロセスシーケンスと、堆積マスク２１１Ｄの除去後のデバイス２００を模式的に示す。このため、図に示すように、デバイス領域２５０Ｄに、金属スタック２１２Ｄを含むバンプ構造２０９が形成され、バンプ構造２０９は、上記したように、例えば図２ｆに示すようなバンプ材料２１５を有する。このため、この実施形態では、金属２１３と２１５の横方向の寸法は、堆積マスク２１１Ｄによって規定されうる。別の例示的な実施形態（不図示）では、例えば、バンプ材料２１５の横方向の寸法を増減したい場合に、例えば、異なる堆積マスクにより、異なる横方向の寸法が使用されてもよい] 図２ｆ 図２ｉ
[0044] 図２ｊは、前述したように、導電層２０８Ａ，２０８Ｂの露出部分を除去するための、対応するエッチングプロセス後のデバイス２００を模式的に示す。対応するエッチングプロセス中に、金属領域２０７Ｔも露出されるが、テスト領域２５０Ｔは、デバイス２００にその後実施するプロセスでは使用されないため、後の処理に悪影響を及ぼすことはない。したがって、デバイス２００が実製品基板である場合、デバイス２００は、デバイス２００がテスト基板である場合に関して上で説明したものとほぼ完全に同じプロセス技術と材料に基づいて形成することができる。] 図２ｊ
[0045] 図２ｋは、例示的な実施形態による半導体デバイス２００を模式的に示し、この実施形態では、デバイス領域２５０Ｄにバンプ構造２０９が提供され、同時に、同じ基板の金属領域２５０Ｔに、直接ワイヤボンディング用に構成された金属スタック２１２Ｔが提供される。] 図２ｋ
[0046] 図２ｋは、図２ｃ〜２ｆを参照して上で説明したプロセス戦略に基づいて形成された金属層スタック２１２Ｄ，２１２Ｔを有する半導体デバイス２００を模式的に示す。このため、スタック２１２Ｄ，２１２Ｔと、最終誘電層スタック２０３とは、デバイス領域２５０Ｄとテスト領域２５０Ｔとで同じ構成を有しうる。すなわち、金属層スタック２１２Ｄ，２１２Ｔの材料２１３は、堆積マスク２１１（図２ｅ）に基づいて形成されている。図の実施形態では、更に、金属層スタック２１２Ｄを露出させる一方で、金属層スタック２１２Ｔを覆っている堆積マスク２１１Ｄ（図２ｈ）も設けられうる。バンプ材料２１５を堆積させる一方で、テスト領域２５０Ｔへのこのバンプ材料の堆積を防ぐために、上で説明したように、堆積マスク２１１Ｄに基づいて電気化学的堆積プロセスが行われうる。その後、堆積マスク２１１Ｄが除去され、上で説明したように、バンプ構造２０９および金属層スタック２１２をそれぞれエッチングマスクとして使用して、ライナ材料２０８の露出部分が除去されうる。このため、このような例示的な実施形態では、金属層スタック２１２Ｔは、直接ワイヤボンドプロセスを可能にする金属（例えばニッケル）の形の金属２１３を含んでもよい。この材料は、バンプ構造２０９において効率的なバリア材料として機能し、これにより、堆積マスク２１１Ｄを提供するために１回のリソグラフィプロセスを追加するだけで、基板２０１に、バンプ構造２０９と、金属層スタック２１２Ｔの形のワイヤボンドとを同時に形成することが可能となる。このため、この場合も、それぞれ、バンプ技術とワイヤボンド技術とに従って、同じ基板２０１に含まれるデバイス領域２５０Ｄおよびテスト領域２５０Ｔを接合できるため、従来の戦略よりも極めて効率的なプロセスシーケンスを提供することができ、決定２６１（図２ｂ）が不要となる。] 図２ｂ 図２ｃ 図２ｄ 図２ｅ 図２ｆ 図２ｈ 図２ｋ
[0047] 本発明により、中間製造段階での改良された技術と個々の半導体製品とを提供し、バンプ構造と、直接ワイヤボンディング用に構成された構造とを同じプロセスシーケンスに基づいて得ることができ、これにより、少なくとも同じ構成の最終誘電層スタックのほか、テスト領域とデバイス領域とに同様の構成の個々の金属層スタックを設けることができる。このため、全体的なプロセスの複雑さが緩和されるほか、個々の（respective）測定データの高い信憑性が得られる一方で、非常に複雑なアルミニウム系の後工程プロセス工程を回避できる結果、生産コストの削減と歩留り向上とを実現できる。例示的な一実施形態では、バンプ構造を実際に設ける前の、製造フローのどの適切な時点においても、テスト基板か実製品基板かを判定することによって、リソグラフィの工程数を減らすことができる。このため、ほぼ完全にアルミニウムフリーのワイヤボンド構造およびバンプ構造を提供することができ、これにより、後工程処理の装置に関する個々の資源を削減することができる。]
[0048] 上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることはない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例は全て本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。]

权利要求:

請求項1
基板（２０１）の上に形成され、半導体デバイス（２０２Ｄ）を含むデバイス領域（２５０Ｄ）に接続された第１のコンタクト領域（２０７Ｄ）と、テスト領域（２５０Ｔ）に接続された第２のコンタクト領域（２０７Ｔ）とを含む最終メタライゼーション層（２０７）の上に最終誘電層スタック（２０３）を形成するステップと、前記第１のコンタクト領域および前記第２のコンタクト領域（２０７Ｄ，２０７Ｔ）を露出させるために前記最終誘電層スタック（２０３）をパターニングするステップと、前記第１のコンタクト領域および前記第２のコンタクト領域（２０７Ｄ，２０７Ｔ）上に金属スタック（２１２Ｄ，２１２Ｔ）を形成するステップとを含み、前記金属スタック（２１２Ｄ，２１２Ｔ）の最上層（２１３，２１４）はワイヤボンディングを可能にするように構成されている、方法。
請求項2
前記最終誘電層スタック（２０３）を形成するステップは、パッシベーション層スタック（２０３Ａ，２０３Ｂ）を形成するステップと、前記パッシベーション層スタック（２０３Ａ，２０３Ｂ）上に最終誘電層（２０３Ｃ）を形成するステップとを含む、請求項１に記載の方法。
請求項3
前記最終誘電層（２０３Ｃ）はポリマー材料の形で提供され、前記最終誘電層スタック（２０３）をパターニングするステップは、前記ポリマー材料に潜像を形成するために前記ポリマー材料を放射に露出させるステップと、前記第１のコンタクト領域および前記第２のコンタクト領域（２０７Ｄ，２０７Ｔ）に対応する前記潜像の一部を除去するステップとを含む、請求項２に記載の方法。
請求項4
前記金属スタック（２１２Ｄ，２１２Ｔ）を形成するために、前記パターニングされた最終誘電層スタック（２０３）および前記露出された第１のコンタクト領域および第２のコンタクト領域（２０７Ｄ，２０７Ｔ）上に１層以上の導電層（２０８Ａ，２０８Ｂ）を形成するステップと、前記第１のコンタクト領域および前記第２のコンタクト領域（２０７Ｄ，２０７Ｔ）の上にある、前記１層以上の導電層（２０８Ｂ）の最上層を露出させるために、前記１層以上の導電層（２０８Ａ，２０８Ｂ）上に堆積マスク（２１１Ｄ）を形成するステップと、電気化学的堆積法によって第１の後続の金属（２１３）を堆積させるステップとを更に含む、請求項１に記載の方法。
請求項5
前記第１の後続の金属（２１３）上に第２の後続の金属（２１４）を堆積させるステップを更に含み、前記第１の後続の金属（２１３）はニッケルを含み、前記第２の後続の金属（２１４）は金を含む請求項５に記載の方法。
請求項6
前記１層以上の導電層（２０８Ａ，２０８Ｂ）を形成するステップは、前記第１のコンタクト領域および前記第２のコンタクト領域（２０７Ｄ，２０７Ｔ）に対して接着層として機能する第１の導電層（２０８Ａ）を形成するステップと、前記電気化学的堆積法を行うためのベース層として機能する第２の導電層（２０８Ｂ）を前記第１の導電層（２０８Ａ）の上に形成するステップとを含む、請求項４に記載の方法。
請求項7
前記第１の導電層（２０８Ａ）はチタンおよびタングステンの少なくとも１つを含み、前記第２の導電層（２０８Ｂ）は銅を含む、請求項６に記載の方法。
請求項8
それぞれデバイス領域（２５０Ｄ）およびテスト領域（２５０Ｔ）を有する複数の基板（２０１）のそれぞれの上に、前記最終メタライゼーション層（２０７）を形成するステップと、前記複数の基板（２０１）うちの１枚を、前記デバイス領域に提供された半導体デバイス（２０２Ｄ）の１つ以上の特性を評価するためのテスト基板として選択するステップと、前記選択されたテスト基板（２０１）の前記テスト領域（２５０Ｔ）および前記デバイス領域（２５０Ｄ）に前記最終誘電層スタック（２０３）を形成するステップと、前記テスト基板（２０１）の前記デバイス領域（２５０Ｄ）および前記テスト領域（２５０Ｔ）に前記金属スタック（２１２Ｄ，２１２Ｔ）を形成するステップと、前記複数の基板（２０１）のうちの選択されなかった基板の少なくとも前記デバイス領域（２５０Ｄ）に、前記最終誘電層スタック（２０３）の構造を有する別の誘電層スタック（２０３）と、別の金属スタック（２１２Ｄ）とを形成するステップと、前記選択されなかった基板（２０１）上に形成された前記別の金属スタック（２０３）上にはんだ材料（２１５）を形成するステップとを更に含む、請求項１に記載の方法。
請求項9
前記金属スタック（２１２Ｄ，２１２Ｔ）と前記別の金属スタック（２１２Ｄ）とは、前記金属スタック（２１２Ｄ，２１２Ｔ）の金属最上層（２１４）を除き、金属層の順序が同じになるように形成されている、請求項８に記載の方法。
請求項10
前記金属スタック（２１２Ｄ，２１２Ｔ）および前記更に別の金属スタック（２１２Ｄ）はチタンおよびニッケルを含む、請求項８に記載の方法。
請求項11
基板（２０１）と、前記基板（２０１）の上に形成され、半導体デバイス（２０２Ｄ）を有する複数のダイ領域（２５０Ｄ）と、前記複数のダイ領域（２５０Ｄ）の１つ以上の横方向の近傍に配置されたテスト領域（２５０Ｔ）と、前記複数のダイ領域（２５０Ｄ）と前記テスト領域（２５０Ｔ）とにまたがって形成された最終メタライゼーション層（２０７）を含むメタライゼーション系と、前記複数のダイ領域（２５０Ｄ）と前記テスト領域（２５０Ｔ）とに形成され、前記複数のダイ領域（２５０Ｄ）と前記テスト領域（２５０Ｔ）とで同じ構成を有する最終誘電層スタック（２０３）と、前記テスト領域（２５０Ｔ）において前記最終誘電層スタック（２０３）内に形成され、金属最上層（２１３，２１４）を有する金属層スタック（２１２Ｄ，２１２Ｔ）とを備え、前記金属最上層（２１３，２１４）は前記金属最上層（２１３，２１４）へのワイヤボンディングを可能にするように構成されている、中間半導体製品（２００）。
請求項12
前記金属層スタック（２１２Ｄ，２１２Ｔ）はチタンおよびニッケルを含む、請求項１１に記載の中間半導体製品（２００）。
請求項13
前記金属層スタック（２１２Ｄ，２１２Ｔ）は、前記最終メタライゼーション層（２０７）の金属領域（２０７Ｄ，２０７Ｔ）と接触するチタン層（２０８Ａ）と、前記チタン層（２０８Ａ）上に形成された銅含有層（２０８Ｂ）とを有する、請求項１２に記載の中間半導体製品（２００）。
請求項14
前記金属層スタック（２１２Ｄ，２１２Ｔ）は前記金属最上層（２１４）として金含有層（２１４）を有する、請求項１１に記載の中間半導体製品（２００）。